|
|
Шина PCI (PeripheralComponentInterconnectbus)Разработка шины PCI закончилась в июне 1992 года как внутренний проект корпорации Intel. Основные возможности шины следующие: § синхронный 32- или 64-разрядный обменданными (64-разрядная шина в настоящеевремяиспользуетсятолько в Alpha-системах и серверах на базепроцессоровIntelXeon). При этом для уменьшения числа контактов (и стоимости) используетсямультиплексирование, то есть адрес и данныепередаются по одним и тем же линиям; § частота работышины 33 или 66 МГц (в версии 2.1) позволяетобеспечить широкий диапазонпропускныхспособностей (с использованием пакетного режима); § полнаяподдержкамногихактивныхустройств (например, несколькоконтроллеровжесткихдисковмогутодновременноработать на шине); § спецификацияшиныпозволяеткомбинировать до восьми функций на однойкарте (например, видео, звук и так далее ).
Эволюция шин ПК В компьютерах IBM PC/XT платы расширения осуществляли обмен с процессором посредством системной шины через специальные 62-контактные разъемы. Такой способ осуществлял одновременную передачу 8 бит информации(восьмиразрядная шина) и 20 разрядов адреса. Системная шина и микропроцессор синхронизировались от одного тактового генератора с частотой 4,77 МГц. Теоретически скорость передачи данных могла достигать более 4,5 Мб/с, реальная пропускная способность - 1,2 Мб/с.Объем адресуемой памяти составлял 1Мб. Так как шина по своей конструкции была предельно проста,никакими скоростными характеристиками она не выделялась. Поэтому в 1984 году была представлена новая версия шины для обмена с внешними устройствами,получившая название ISA (IndustryStandardArchitecture). Шина ISA стала асинхронной с рабочей частотой 8 МГц. Количество разрядов увеличилось до 16. Таким образом, реальная пропускная способность достигла 5 Мб/с. Объем адресуемой памяти увеличился до 16Мб. С увеличением быстродействия внешних устройств возможностей шины ISA стало недостаточно. Поэтому были разработаны два новых типа шин: MCA (IBM, 1987 год) и EISA (Compaq, 1988 год).Обе имели очень даже неплохие характеристики и по тем, и по нынешним временам. Однако первая ушла в небытие из-за крайне неудачной маркетинговой политикиIBM, а вторая не долго продержалась по причине появления еще более быстрых шин VLB и PCI. Появление локальной шины VLB (ассоциация VESA, 1992 год) было первым шагом к формированию архитектуры ПК с несколькими шинами, имеющими разную пропускную способность.Локальная шина не заменяла собой ту же ISA или EISA, а дополняла их за счет нескольких (не более трех)дополнительных быстродействующих разъемов. Шина VLB представляла собой двунаправленную 32-разрядную шину данных с максимальной пропускной способностью в районе 130Мб/с. Эпоха VLB закончилась с появлением новых процессоров Pentium и шины PCI. Разработка шины PCI началась весной 1991 года как внутренний проект корпорации Intel. Специалисты компании поставили перед собой цель разработать недорогое решение, которое позволило бы полностью реализовать возможности нового поколения процессоров Pentium.В результате шина PCI появилась в июне 1992 года и, в отличие от VLB, была процессоро-независимой, т.е. могла работать параллельно с шиной процессора. Шина является синхронной, с номинальной частотой синхронизации 33 МГц. Начиная с версии PCI 2.1, допускается повышение частоты до 66 МГц. Номинальная разрядность шины данных - 32 бита,однако спецификация допускает расширение разрядности до 64 бит.Для уменьшения числа контактов в PCIприменено так называемое мультиплексирование - передача адреса и данных по одним и тем же линиям в разные моменты времени. Столкнувшись с проблемой недостаточного быстродействия шины PCI для ряда задач, возникающих при обработке трехмерной графики,разработчики пришли к созданию отдельной локальной шины для работы с видеоадаптером. Для быстрого доступа к последней компания Intel предложила использовать отдельную быстродействующую шину AGP (AcceleratedGraphicPort). Доступ к AGP осуществляется через отдельный разъем, работающий на частоте 66 МГц. В настоящее время распространены следующие режимы передачи данных: AGP 1x (266 Мб/с), AGP 2х (532Мб/с, используется передача данных по фронту и срезу тактовых импульсов) и AGP 4x (1066 Мб/с).Продвигается новый,восьмискоростной стандарт AGP 8x. 13) Чипсет ( Chipset ) – основа системной платы, - это набор микросхем системной логики. Посредством чипсета происходит взаимодействие всех подсистем ПК. Чипсеты обладают высокой степенью интеграции, и представляют собой две микросхемы, в которых реализованы интегрированные контроллеры, обеспечивающие работу и взаимодействие основных подсистем компьютера.
Микросхема северного моста обеспечивает работу с наиболее скоростными подсистемами. Он содержит: контроллер системной шины, посредством которого происходит взаимодействие с процессором; контроллер памяти, осуществляющий работу с системной памятью контроллер графической шины AGP (AcceleratedGraphicsPort), обеспечивающий взаимодействие с графической подсистемой (сегодня большинство чипсетов поддерживают интерфейсы 1х/2х/4х, скоро в перспективе 8-я скорость AGP); контроллер шины связи с южным мостом (PCI – шины в классическомпонимании). Задача северного моста - с минимальными задержками организовать обслуживание запросов к системной памяти. Решения этой задачи основаны на реализации контроллера памяти, позволяющего одновременно обрабатывать большое количество запросов и данных, расставляя приоритеты и очерёдность доступа к основной памяти. Южный мост обеспечивает работу с более медленными компонентами системы и периферийными устройствами. Для южного моста стало стандартом наличие следующих контроллеров и устройств: 1. Двухканальный (PrimarySecondary) IDE-контроллер, обеспечивающий работу с внутренними (то есть расположенными внутри корпуса ПК) накопителями, в частности с винчестерами и оптическими дисководами (CD-ROM, DVD-ROM, CD-R/RW и т.д.), оснащенными соответствующим интерфейсом. 2. USB-контроллер (один и более), обеспечивающий работу с устройствами, подключаемыми к универсальной последовательной шине (USB), USB должен заменить устаревшие внешние интерфейсы, такие как последовательный RS-232 (COM-порт) и параллельный IEEE-1284 (LPT-порт). 3. Контроллер шины LPC (LowPinCountInterface), который пришел на смену устаревшей ISA. Шина LPC имеет 4-битный интерфейс, соединённый с чипом ввода-вывода (Super I/O chip), который поддерживает работу внешних портов (последовательный COM и параллельный LPT, PS/2 и инфракрасного), а так же контроллер флоппи-дисковода. Большинство современных чипсетов реализуют в своём южном мосте аудиоконтроллер АС’97 (AudioCodec). Использование двухкристальных чипсетов позволяет использовать различные комбинации северных и южных мостов, при условии что они поддерживают один и тот же интерфейс. Это даёт возможность создавать наиболее производительные системы с минимальными затратами и в кратчайшее время, поскольку для внедрения последних спецификаций достаточно модернизировать лишь одну микросхему системной логики, а не чипсет в целом. 14)1)X-Bus, LPC. (8086) 2) ISA,PCI. 3) ISA, EISA, PCI, PCI Express. (i386) 4) VL-Bus, AGP, PCI-Express 16x
15) На шине адреса/данных (AD) в начале цикла обмена (в фазе адреса) процессор (задатчик) выставляет код адреса. На этой шине используется отрицательная логика. Средний уровень сигналов на шине AD обозначает, что состояния сигналов на шине в данные временные интервалы не важны. Для стробирования адреса используется отрицательный синхросигнал -SYNC, выставляемый также процессором. Его передний (отрицательный) фронт соответствует действительности кода адреса на шине AD. Фаза адреса одинакова в обоих циклах записи и чтения. Получив (распознав) свой код адреса, устройство ввода/вывода или память (исполнитель) готовится к проведению обмена. Через некоторое время после начала (отрицательного фронта) сигнала -SYNC процессор снимает адрес и начинает фазу данных. В фазе данных цикла чтения процессор выставляет сигнал строба чтения данных -DIN, в ответ на который устройство, к которому обращается процессор (исполнитель), должно выставить свой код данных (читаемые данные). Одновременно это устройство должно подтвердить выполнение операции сигналом подтверждения обмена -RPLY. Для сигнала -RPLY используется тип выходного каскада ОК, чтобы не было конфликтов между устройствами-исполнителями. Процессор, получив сигнал -RPLY, заканчивает цикл обмена. Для этого он снимает сигнал -DIN и сигнал -SYNC. Устройство-исполнитель в ответ на снятие сигнала -DIN должно снять код данных с шины AD и закончить сигнал подтверждения -RPLY. После этого процессор снимает сигнал -SYNC. 16) 17) Время, занимаемое выполнение отдельного механизма, называется циклом шины. Для упрощения управления и синхронизации работы шины с процессором, длинна цикла делиться на временные кванты одинаковой продолжительности, называемых тактами шины, т.е. длина цикла всегда кратна числу тактов шины. Каждая операция делиться на ряд микроопераций, которые происходят в разные такты.
18)
Рис. 3.34. Временная диаграмма процесса считывания на синхронной шине Начало Ti определяется нарастающим фронтом генератора. За часть времени Ti центральный процессор помещает адрес нужного слово на адресные линии. После того как у адресных линий появляется возможность приобрести новое значение, устанавливаются сигналы MREQ и RD. Первый указывает, что осуществляется доступ к памяти, а не к устройству ввода-вывода, а второй — что осуществляется чтение, а не запись. Поскольку считывание информации из памяти занимает 40 не после того, как адрес стал постоянным (часть первого цикла), память не может передать требуемые данные за период Т2. Чтобы центральный процессор не ожидал поступления данных, память устанавливает линию WAIT в начале отрезка Та. Это действие вводит периоды ожидания (дополнительные циклы шины), до тех пор пока память не сбросит сигнал WAIT. В нашем примере вводится один период ожидания (Т2), поскольку память работает слишком медленно. В начале Тз, когда есть уверенность в том, что память получит данные в течение текущего цикла, сигнал WAIT сбрасывается. Во время первой половины Т3 память помещает данные на информационные линии. На заднем фронте Т3 центральный процессор стробирует (то есть считывает) информационные линии, сохраняя их значения во внутреннем регистре. Считав данные, центральный процессор сбрасывает сигналы MREQ. и RD. 19) Когда начинается чтение блока, задающее устройство сообщает подчиненному устройству, сколько слов нужно передать (например, помещая общее число слов на информационные линии в период Ti). Вместо того чтобы выдать в ответ одно слово, задающее устройство выдает одно слово в течение каждого цикла до тех пор, пока не будет передано требуемое количество слов. На рис. 3.38 изображена такая же схема, как и на рис. 3.34, только здесь появился дополнительный сигнал BLOCK, который указывает, что запрашивается передача блока.
20)
RESET: сброс контроллера READY:готовности периферийного устройства к следующему циклу DMA. HLDA: подтверждение захвата (сигнал микропроцесора анализирует об освобождении им системной шины). DREQ0-DREQ3: запросы ША по 4 началам от обслуживаемых периферийных устройств (поступают независимо и синхронно). D0-D7: двунаправленная шина данных. -IOR: чтение портов. -IOW: запись в порты. Сигналы -IOR и -IOW при программировании контроллера задают режимы чтения/запись внутренних регист-ров, во время циклов DMA - чтение/запись данных обслуживавши периферийных устройств. -EOP: окончание процесса обслуживания. АО-АЗ: младшие 4 разряда адресной шины. В цикле DMA -часть выходной адресной шины, при программировании является входной адресной шиной для адресации регистров контроллера совместно с сигналом -СS. А4-А7: старшие раеряды адресной шины, используются только в циклах DMA. НRQ: запрос контроллером DМА захвата шины. DACKO-DACKЗ: подтверждение DMA но 4 каналам. Каждый сигнал DАСК1 разрешает своему, обслуживающему устройству цикл DMA. АЕN: разрешение выдачи старших 8 разрядов адреса из регистра-защелки на системную адресную шину. ADSTB: строб старшего адресного байта в регистре-защелке. -МЕМR: чтение памяти. -MEMW: запись в память. Сигналы -МЕМR иди -МЕMW вырабатываются контроллером DMA как команды чтения/вались в память во время циклов обслуживания устройств. РЕЖИМЫ: 1) Режим одиночной передачи .После каждого цикла передачи контроллер освобождает шину процессору, но сразу же начинает проверку сигналов запроса и, как только обнаруживает активный сигнал запроса, инициирует следующий цикл передачи. 2) Режим блочной передачи .В этом режиме наличие сигнала запроса требуется только до момента выдачи контроллером сигнала "Подтверждение запроса на ОМА" ШАСКО, после чего шина не освобождается вплоть до завершения передачи всего блока. 3) Режим передачи по требованию .Данный режим является промежуточным между двумя первыми: передача идет непрерывно до тех пор, пока активен сигнал запроса, состояние которого проверяется после каждого цикла передачи. Как только устройство не может продолжить передачу, сигнал запроса сбрасывается им и контроллер приостанавливает работу. Этот режим применяется для обмена с медленными устройствами, не позволяющими по своим временным характеристикам работать с DMA в режиме блочной передачи. 4) Каскадный режим .Режим позволяет включить в подсистему DМА более одного контроллера в тех случаях, когда недостаточно четырех каналов ОМА. В этом режиме один ив каналов ведущего контроллера используется для каскадирования с контроллером второго уровня. Для работы в каскаде сигнал HRQ ("Запрос на вах-ват") ведомого контроллера подается на вход DREQ ("Запрос на канал ОМА") ведущего, а сигнал DAСК ("Подтверждение запроса") ведущего подается на вход НDLA ("Подтверждение вахвата") ведомого. Такая схема подключения аналогична подключению ведущего (пер вого) контроллера к микропроцессору, с которым оь обменивается сигналами НRQ и HD. Канал ведущего контроллера, к которому подключен ведомый, программируется на выполнение каскадного режима и служи* для определения приоритета ведомого и транзита сигналов НRQ и НDLA. Все остальные сигналы ведущего контроллера в формировании циклов DMA не участвуют ( управляет ведомый). 21)
Когда задающее устройство устанавливает адрес, MREQ, RD и любой другой требуемый сигнал, он выдает специальный сигнал, который мы будем называть MSYN (Master SYNchronization). Когда подчиненное устройство получает этот сигнал, оно начинает выполнять свою работу. Когда работа закончена, устройство выдает сигнал SSYN (Slavf SYNchronization). Сигнал SSYN означает для задающего устройства, что данные доступны. Оно фиксирует их, а затем отключает адресные линии вместе с MREQ, RD и MSYN Отмена сигнала MSYN означает для подчиненного устройства, что цикл закончен поэтому устройство отменяет сигнал SSYN, и все возвращается к первоначальному состоянию, когда все сигналы отменены. Установка сигнала MSYN приводит к запуску информационных линий, а также к установке сигнала SSYN. Установка сигнала SSYN, в свою очередь, вызывает отключение адресных линий, MREQ, RD и MSYN. Наконец, отключение MSYN вызывает отключение SSYN, и на этом процесс считывания заканчивается. Набор таких взаимообусловленных сигналов называется полным квитированием.Здесь, в сущности, наблюдается 4 события: 1. Установка сигнала MSYN. 2. Установка сигнала SSYN в ответ на сигнал/MSYN 3. Отмена сигнала MSYN в ответ на сигнал/SSYN 4. Отмена сигнала SSYN в ответ на отмену сигнала MSYN. 22)
Прерывания бывают синхронные (програмные) и асинхронные (апаратные) Прерывание - сигнал, сообщ ЦП о соверш какого-либо асинхр события. При этом выполнение команд приостанавливается, и управление передается обработчику прерываний. Бывают аппаратные и программные. Немаскир – сигнал об аппаратной ошибке, маскир можно запретить, сигнал о событиях в у-вах. прерывания. – завершение текущей инструкции, сохр след инстр в стек, переход к выполнению обработчика прерывания, помещение рг ЦП в стек, выполн подпрогр обработчика прер, извлечение рг ЦП из стека, извлечение адреса след инстр из стека, переход к выпол осн прогр. Аппаратные прерываниявырабатываются устройствами компьютера, как правило, при завершении ими операций обмена данными или при изменении состояния. В зависимости от типа устройства обработчик прерывания может выполнять те или иные функции. Например, по прерыванию таймера соответствующий обработчик увеличивает содержимое счетчика, расположенного в оперативной памяти. По содержимому этого счетчика программы могут определить текущее время. Аппаратные прерывания всегда происходят асинхронно по отношению к выполняющимся программам. Кроме того, может возникнуть одновременно сразу несколько прерываний! Для того чтобы система "не растерялась", решая какое прерывание обслуживать в первую очередь, существует специальная схема приоритетов. Каждому прерыванию назначается свой приоритет. Контроллер прерываний (англ. Programmable Interrupt Controller, PIC) — микросхема или встроенный блок процессора, отвечающий за возможность последовательной обработки запросов на прерывание от разных устройств. Как правило представляет собой электронное устройство, иногда выполненное как часть самого процессора или же сложных микросхем его обрамления, входы которого присоединены электрически к соответствующим выходам различных устройств. Номер входа контроллера прерываний обозначается «IRQ». Следует отличать этот номер от приоритета прерывания, а также от номера входа в таблицу векторов прерываний (INT). 23)При поступлении запроса прерывания компьютер выполняет следующую последовательность действий: 1. определение наиболее приоритетного незамаскированного запроса на прерывание (если одновременно поступило несколько запросов); 2. определение типа выбранного запроса; 3. сохранение текущего состояния счетчика команд и регистра флагов; 4. определение адреса обработчика прерывания по типу прерывания и передача управления первой команде этого обработчика; 5. выполнение программы - обработчика прерывания; 6. восстановление сохраненных значений счетчика команд и регистра флагов прерванной программы; 7. продолжение выполнения прерванной программы. Вектор прерывания — ячейка памяти, содержащая адрес обработчика прерывания. Для того, чтобы связать адрес обработчика прерываний с номером прерывания, используется таблица векторов прерываний, занимающая первый килобайт оперативной памяти. Эта таблица находится в диапазоне адресов от 0000: 0000 до 0000: 03FFh и состоит из 256 элементов - дальних адресов обработчиков прерываний. Элементы таблицы векторов прерываний называются векторами прерываний. В первом слове вектора прерываний записывается компонента смещения обработчика прерывания, а во втором - сегментная компонента.В персональных компьютерах при нажатии клавиши происходит процедура прерывания и запускается программа обработки прерывания (эта программа является частью операционной системы). 24)Шина – это несколько проводников, соединяющих различные устройства. Последовательная шина – эта шина, в которой сигналы идут не паралелльно, а последовательно. Бывают синхронные и асинхронные шины. Синхронные синхранизируются клоком, а асинхронные - стартовым\стоповым +пакетом. Примеры RS232Ас, PCI-express, FireWire,. USB и т.д. Преобразования послóпар можно осуществить с помощью сдв.рег. Преобразование данных и передача их по последовательным шинам осуществляется с помощью сдвиговых регистров.
SDA (Serial Data)
SCL (Serial Clock) 8. Бит RW признак операции: RW=1 - чтение, RW=0 - запись Внутренняя структура устройств I2C
25)Шина ISA была первой стандартизированной системной шиной (ISA означает Industry Standart Architecture) и долгие годы являлась стандартом в области РС. И даже сегодня разъемы этой шины можно встретить на некотороых системных платах. Родоначальником в семействе шин ISA была появившаяся в 1981 году 8-разрядная шина (8 bit ISA Bus), которую можно встретить в компьютерах ХТ-генерации. 8-разрядная шина имеет 62 линии, контакты которых можно найти на ее слотах. Они включают 8 линий данных, 20 линий адреса, 6 линий запроса прерываний. Шина функционирует на частоте 4.77 MHz. 8-разрядная шина ISA - самая медленная из всех системных шин (пропускная способность составляет всего 1.2 Mb в секунду), поэтому она уже давным давно устарела и поэтому сегодня нигде не используется, ну разве что о-о-очень редко (например, некоторые карточки FM-тюнера могут 8-разрядный ISA-интерфейс, так как там шина используется только для управления, а не для передачи собственно данных, и скорость ее работы является некритичной). Дальнейшим развитием ISA стала 16-разрядная шина, также иногда называемая AT-Bus, которая впервые начала использоваться в 1984 году. Если вы посмотрите на ее слоты (извините, пожалуйста, за плохое качество рисунка), то увидите, что они состоят из двух частей, из которых одна (большая) полностью копирует 8-разрядный слот. Дополнительная же часть содержит 36 контактов (дополнительные 8 линий данных, 4 линии адреса и 5 линий IRQ плюс контакт для нового сигнала SBHE). На этом основании короткие 8-разрядные платы можно устанавливать в разъемы новой шины (сделать это наоборот, конечно же, невозможно). Назначение выводов 16-разрядного слота приведено в нижеследующей таблице. Обобщенные временные диаграммы циклов чтения или записи памяти или ввода/вывода приведены на рис. 6.4. Здесь условный сигнал CMD* изображает один из сигналов: SMEMRD#, MEMRD# - в цикле чтения памяти; SMEMWR#, MEMWR# - в цикле записи памяти; IORD# - в цикле чтения порта ввода/вывода; IOWR# - в цикле записи порта ввода/вывода
В каждом из рассматриваемых циклов активными (с низким уровнем) могут быть только сигналы (сигнал) лишь из одной строки данного списка. По адресованному ему спаду сигнала чтения устройство должно выдать на шину данных содержимое адресуемой ячейки и удерживать его, пока не произойдет подъем данного сигнала. Во время циклов записи процессор выставляетдействительные данные несколько позже начала (спада) сигнала записи, и устройство должно для себя фиксировать эти данные в конце цикла по подъему сигнала записи. Минимальная длительность цикла определяется чипсетом и может программироваться опциями BIOS Setup через количества тактов ожидания. При этом циклы обращения к памяти обычно короче циклов обращения к портам ввода/вывода. 26) PCI (англ. Peripheral component interconnect, дословно — взаимосвязь периферийных компонентов) — шина ввода/вывода для подключения периферийных устройств к материнской плате компьютера. Первоначально 32 проводника адрес/данные на частоте 33 МГц. Позже появились версии с 64 проводниками (используется дополнительная колодка разъема) и частотой 66 МГц.Шина децентрализована, нет главного устройства, любое устройство может стать инициатором транзакции. Для выбора инициатора используется арбитраж с отдельно стоящей логикой арбитра. Арбитраж «скрытый», не отбирает времени — выбор нового инициатора происходит во время транзакции, исполняемой предыдущим инициатором.Транзакция состоит из 1 или 2 циклов адреса (2 цикла адреса используются для передачи 64-битных адресов, поддерживаются не всеми устройствами, дают поддержку DMA на памяти более 4 Гб) и одного или многих циклов данных. Транзакция со многими циклами данных называется «пакетной» (burst), понимается как чтение/запись подряд идущих адресов и даёт более высокую скорость — один цикл адреса на несколько, а не на каждый цикл данных, и отсутствие простоев (на «успокоение» проводников) между транзакциями. Спецификация шины PCI
Шина является синхронной - фиксация всех сигналов выполняется по положительному перепаду (фронту) сигнала CLK.Шина PCI все транзакции трактует как пакетные: каждая транзакция начинается фазой (циклом) адреса, за которой может следовать одна или несколько фаз данных. Для адреса и данных используются общие мультиплексированные линии AD. В начале транзакции инициатор активизирует сигнал FRAMES, по шине AD передает целевой адрес, а по линиям C/BE# информацию о типе транзакции (команде). Адресованное целевое устройство отзывается сигналом DEVSEL#, после чего инициатор может указать на свою готовность к обмену данными сигналом IRDY#. Когда к обмену данными будет готово и целевое устройство, оно установит сигнал TRDY#. Данные по шине AD могут передаваться только при одновременном наличии сигналов IRDY# и TRDY#. С помощью этих сигналов инициатор и целевое устройство согласуют свои скорости, вводя такты ожидания. 27) AGP (от англ. Accelerated Graphics Port, ускоренный графический порт) — разработанная в 1997 году компанией Intel, специализированная 32-битная системная шина для видеокарты. Появилась одновременно с чипсетами для процессора Intel Pentium MMX. Её отличия от предшественницы, шины PCI:
Доступ к памяти
Конвейеризацию обращений к памяти иллюстрирует рис. 3, где сравниваются обращения к памяти PCI и AGP. При неконвейеризированных обращениях PCI во время реакции памяти на запрос шина простаивает. Конвейерный доступ AGP позволяет в это время передавать следующие запросы, а потом получить плотный поток ответов (самих передаваемых данных). Спецификация AGP предусматривает возможность постановки в очередь до 256 запросов, но при конфигурировании РnР уточняются реальные возможности конкретной системы (у памяти все-таки возможности ограничены). AGP поддерживает две пары очередей для операций записи и чтения памяти с высоким и низким приоритетом. В процесс передачи данных любого запроса может вмешаться следующий запрос, в том числе и запрос в режиме PCI.
28)Возможностей шины PCI вполне достаточно для большинства современных приложений, однако потребность в ускорении ввода-вывода постепенно дезорганизует некогда стройную внутреннюю архитектуру ПК.Суть проблемы заключается в том, что со временем появляется все больше устройств ввода-вывода, требования по быстродействию которых не соответствуют возможностям шины PCI. Разгон тактовой частоты шины - далеко не лучшее решение, поскольку только усугубляет перекос шины, перекрестные помехи между проводниками и емкостное сопротивление. При появлении каждого нового устройства, которое оказывается слишком быстрым для шины PCI (будь то графический адаптер, жесткий диск, сетевой контроллер и т. д.), разработчикам Intel приходится создавать очередной специализированный порт, с помощью которого мост позволяет этому устройству обходить шину PCI. Естественно, такое решение с каждым прецедентом становится все менее эффективным.Суть технологии PCI Express заключается в замене параллельной шины с ее многообразием задающих и подчиненных устройств высокоскоростными двухточечными последовательными соединениями. Это решение знаменует собой окончательный отход от шинной топологии, реализованной в шинах ISA/EISA/PCI, и переход на топологию локальных сетей (особенно коммутируемых сетей Ethernet). Основная идея такова: по сути, ПК - это набор микросхем процессора, памяти и устройств ввода-вывода, которые необходимо соединить между собой. С учетом этого обстоятельства PCI Express выполняет роль универсального коммутатора, соединяющего микросхемы по последовательным каналам. Стандартная конфигурация PCI Express изображена на рис.
Как видно из рисунка, процессор, память и кэш подключены к мосту традиционным способом. Новым элементом здесь является подключенный к мосту коммутатор (иногда он встраивается непосредственно в микросхему моста). Между каждой микросхемой устройства ввода-вывода, с одной стороны, и коммутатором, с другой, устанавливается двухточечное соединение. Любое такое соединение состоит из двух однонаправленных каналов - по одному в каждом из направлений между устройством и коммутатором. Каналы состоят из двух проводов (сигнального и заземляющего), что обеспечивает высокую помехозащищенность в ходе высокоскоростной передачи сигналов. Такая архитектура отличается от предыдущей большей унификацией и равноправием всех устройств. Три основных момента отличают архитектуру PCI Express от архитектуры PCI. Два из них мы уже рассмотрели - это наличие централизованного коммутатора, пришедшего на смену принципу многоотводной шины, и применение узких последовательных двухточечных соединений вместо широкой параллельной шины. Третье отличие сводится к тому, что задающее устройство шины передает подчиненным устройствам команды на чтение слова или блока из нескольких слов. PCI Express основывается на другом принципе, предусматривающем отправку пакетов данных от одного устройства другому. Понятие пакета, состоящего из заголовка и полезной нагрузки, заимствовано из сетевых технологий. В заголовке содержится управляющая информация, а значит, отпадает потребность в многочисленных управляющих сигналах, которые играют важную роль при передаче по шине PCI Полезная нагрузка содержит непосредственно передаваемые данные. 29) Кэш— промежуточный буфер с быстрым доступом, содержащий информацию, которая может быть запрошена с наибольшей вероятностью. Доступ к данным в кэше идёт быстрее, чем выборка исходных данных из оперативной (ОЗУ) и быстрее внешней (жёсткий диск или твердотельный накопитель) памяти, за счёт чего уменьшается среднее время доступа и увеличивается общая производительность компьютерной системы. Доступ к данным , хранящимся в кэше программным путем на процессорах линейки [x86] невозможен. (принцип работы )Кэш — это память с большей скоростью доступа, предназначенная для ускорения обращения к данным, содержащимся постоянно в памяти с меньшей скоростью доступа (далее «основная память»). Кэширование применяется ЦПУ, жёсткими дисками, браузерами, веб-серверами.Кэш состоит из набора записей. Каждая запись ассоциирована с элементом данных или блоком данных (небольшой части данных), которая является копией элемента данных в основной памяти. Каждая запись имеет идентификатор, определяющий соответствие между элементами данных в кэше и их копиями в основной памяти. Когда клиент кэша (ЦПУ, веб-браузер, операционная система) обращается к данным, прежде всего исследуется кэш. Если в кэше найдена запись с идентификатором, совпадающим с идентификатором затребованного элемента данных, то используются элементы данных в кэше. Такой случай называется попаданием кэша. Если в кэше не найдена запись, содержащая затребованный элемент данных, то он читается из основной памяти в кэш, и становится доступным для последующих обращений. Такой случай называется промахом кэша. Процент обращений к кэшу, когда в нём найден результат, называется уровнем попаданий или коэффициентом попаданий в кэш. Пример работы на рисунке.
30)
Выполнение каждой команды осуществляется за несколько шагов: 1) Содержимое ячейки памяти, на которую указывает регистр PC, копируется в регистр команды. 2) Значение регистра PC увеличивается на 1. 3) Определяется тип вызванной из памяти команды. 4) Если команда использует данные из памяти, то определяется место в памяти, где эти данные хранятся. Затем эти данные загружаются в регистр(ы) процессора. 5) Выполняется загруженная команда. 6) Переходим к шагу 1 и начинаем выполнять следующую команду.
РЕГИСТР КОМАНД (instruction register). Регистр процессора, в котором находится исполняемая в данный момент команда Счетчик команд — регистр процессора, содержащий адрес текущей выполняемой команды. В зависимости от архитектуры содержит либо адрес инструкции, которая будет выполняться, либо той, которая выполняется в данный момент Аккумулятор (регистр процессора) —- регистр, в котором сохраняются непосредственные результаты выполнения арифметических и логических команд. Альтернативными методами для сохранения результата являются использование регистров общего назначения или оперативной памяти.
31) (см 28)шиной PCI Express поддерживается:
Битрейт в PCIe 1.0 составляет 2,5 Гбит/с. Для расчёта пропускной способности шины необходимо учесть дуплексность[2] и избыточность 8b/10b (8 бит в десяти). PCI Express 2.0 
Не нашли, что искали? Воспользуйтесь поиском по сайту: ©2015 - 2024 stydopedia.ru Все материалы защищены законодательством РФ.
|
Практически у всех современных чипсетов, набор системной логики состоит двух микросхем северного и южного мостов. Название микросхем обусловлено их положением относительно шины PSI: северный - выше, южный - ниже.
Ключевыми компонентами процессора являются арифметико-логическое устройство (АЛУ), регистры и устройство управления. АЛУ выполнят основные математические и логические операции. Все вычисления производятся в двоичной системе счисления. От устройства управления зависит согласованность работы частей самого процессора и его связь с другими (внешними для него) устройствами. В регистрах временно хранятся текущая команда, исходные, промежуточные и конечные данные (результат вычислений АЛУ). Разрядность всех регистров одинакова.