Рекомендуемые источники информации.
7.1. Бойт К. Цифровая электроника. Москва: Техносфера, 2007. -472 с.
7.2. В.И. Карлащук. Электронная лаборатория на IBM PC.
М., "СОЛОН-Р", 2001.
7.3. Потёмкин И.С. Функциональные узлы цифровой автоматики. - М.: Энергоатомиздат, 1988. - 320 с.
7.4. Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Учебное пособие
для втузов. - СПб.: Политехника, 1996. - 885 с.
7.5. Савельев А.Я. Арифметические и логические основы цифровых автоматов: Учебник. - М.: Высшая школа, 1980. -255 с.
7.6. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ - Санкт-Петербург, 2000 - 528 с.: ил.
7.7. Электротехника и электроника в экспериментах и упражнениях:
Практикум на Electronics Workbench: В 2-х томах /Под общей
редакцией Д.И.Панфилова. М.: ДОДЭКА,2000.
Лабораторная работа № 7
Исследование сумматоров
Цель работы: - ознакомление c возможностями моделирования работы схем сумматоров. Исследование одноразрядного и многоразрядного сумматоров, одноразрядного и многоразрядного вычитателей, универсального сумматора-вычитателя, инкрементора и декрементора.
Исследование возможности применения сумматора для выполнения операции вычитания.
Продолжительность работы: - 4 часа.
Характеристика объекта изучения.
Сумматор-это электронное устройство, выполняющее арифметическое сложение кодов двух чисел. Сумматоры применяются и для выполнения операции вычитания, но для этого осуществляются дополнительные преобразования кодов чисел.
В зависимости от системы счисления различают:
- двоичные сумматоры;
- двоично-десятичные;
-десятичные;
- другие.
По количеству одновременно обрабатываемых разрядов складываемых чисел сумматоры бывают:
- одноразрядные;
- многоразрядные.
По числу входов и выходов одноразрядных двоичных сумматоров различают:
- четвертьсумматоры (элементы "сумма по модулю 2", то есть "исключающее ИЛИ"), имеют два входа для двух одноразрядных чисел и один выход, на котором реализуется их арифметическая сумма;
- полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом - перенос в следующий (более старший разряд);
- полные одноразрядные двоичные сумматоры, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего )разряда и двумя выходами:
на одном реализуется арифметическая сумма в данном разряде,
а на другом - перенос в следующий (более старший разряд).
По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на:
- последовательные, в которых обработка чисел ведётся поочерёдно, разряд за разрядом на одном и том же оборудовании;
- параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.
Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно соединённых цепями переноса.
По способу выполнения операции сложения выделяются два типа сумматоров:
- комбинационный сумматор, выполняющий микрооперацию "S=A+B", в котором результат выдаётся по мере его образования;
- накапливающий сумматор, на вход которого операнды подаются
последовательно с некоторой задержкой.
Описание инструментария и элементов программы Electronics Workbench.
Voltage Source – источник постоянного напряжения +5 вольт.
С помощью этого источника на вход триггеров и логических элементов подается логическая единица.
Переключатель (Basic->Switch).
Переключение производится нажатием на клавишу, указанную в скобках над этим элементом.
Логический элемент "И" (Logic gates->2-Input AND gate).
Логический элемент "ИЛИ-Исключающее" (Logic gates->2-Input NOR gate).
Светоиндикатор (Indicators->red Prob). При подаче на этот элемент логической единицы светодиод загорается красным цветом.
Семисегментный цифровой индикатор.
Одноразрядный полусумматор (Half-Adder).
Одноразрядный полный сумматор (Full-adder).
Задание на выполнение лабораторной работы.
3.1. Исследовать работу одноразрядного полусумматора по
таблице истинности (таблица 1), в которой:
a-первое одноразрядное слагаемое, b-второе одноразрядное слагаемое, p-перенос, s-сумма.
Таблица 1.
Собрать одноразрядный полусумматор на элементах "ИЛИ-исключающее" и "И".
Повторить исследование, используя библиотечный полусумматор (рис.1).
Для одновременной подачи двух чисел надо предусмотреть управление двумя группами выключателей: для установки кодов
данного разряда и второго последовательного выключателя для
подачи разрядов на вход полусумматора.
3.2. Исследовать работу полного одноразрядного сумматора
таблице истинности (таблица 2):
Таблица 2.
Собрать схему полного сумматора из двух полусумматоров.
Повторить исследование с библиотечным полным сумматором.
3.3. Собрать четырёхразрядный параллельный сумматор и исследовать его работу.
Для одновременной подачи кодов двух слагаемых использовать
группы выключателей установки кода первого слагаемого и группы выключателей установки кода второго слагаемого.
Представить в отчёт по лабораторной работе собранные схемы сумматоров.
3.4. Собрать четырёхразрядный параллельный сумматор и исследовать его работу для вычитания чисел.
Для этого организовать подачу разрядов слагаемого в обратном коде и организовать цепь кругового переноса с выхода сумматора старшего разряда на вход младшего разряда.
3.5. Проверить работу сумматора при сложении и вычитании нескольких пар четырёхразрядных чисел.
3.6. Собрать трёхразрядную схему инкрементора и декрементора. Продемонстрировать работу собранных схем.
На выходе инкрементора подаваемое число должно увеличиться на единицу.
3.7. Собрать схему универсального сумматора-вычитателя и исследовать его работу в режимах сложения и вычитания (рис.2). Объяснить назначение логических элементов "исключающее ИЛИ" схеме универсального сумматора-вычитателя.
Содержание отчета.
4.1. Схемы сумматоров, собранные на лабораторной работе.
4.2. Перечень кодов аргументов, подаваемых на входы сумматоров и полученный результат.
4.3. Схема многоразрядного вычитателя с последовательным заёмом.
4.4.Схема инкрементора и декрементора.
4.5.Пояснения по режимам работы универсального сумматора-вычитателя.
4.6. Сумматор дополнительного кода со знаком.
4.7. Сумматор модифицированного кода со знаком.
4.8. Сумматор обратного кода со знаком.
4.9. Сумматор модифицированного кода со знаком.
5. Контрольные вопросы.
5.1. В чём состоит различие в схемах полусумматора и полного сумматора?
5.2. С какой логической функцией совпадает функция генерации заёма в вычитателях?
5.3. Назначение входа и выхода переноса в полных сумматорах.
5.4. Как выполняется операция вычитания с использованием сумматоров?
5.5. Поясните на примерах принцип работы сумматора дополнительного и обратного кода.
5.6. Какие технические решения позволяют ускорить работу комбинационных сумматоров?
5.7. Для каких целей применяется модифицированный дополнительный и обратный коды?
Не нашли, что искали? Воспользуйтесь поиском по сайту:
©2015 - 2024 stydopedia.ru Все материалы защищены законодательством РФ.
|