Сделай Сам Свою Работу на 5

Структура блока тестирования. Пример описания RS-триггера и блока тестирования на языке VHDL.





Порядок выполнения операторов в проекте. Пример проекта.


54. Оператор КОМПОНЕНТ. Описание D-триггера, переключающегося по положительному фронту, на структурном уровне. Структурное описание объектаНеобходимо описать на языке VHDL объект, который представляет собой некоторуювзаимосвязь компонентов.Для описания структуры необходимо описать на VHDL используемые компоненты и применить их описание при описании всей схемы с
помощью оператора COMPONENT

55. Поведенческое описание объекта на языке VHDL. Описание поведения синхронного D-триггера на языке VHDL. Определив концептуально, чего мы хотим от объекта, мы можем на VHDL описать это в виде программы, никак не привязанной к аппаратуре разрабатываемого объекта. В данном случае мы концентрируем внимание на том, «что должен делать объект», а не «как он это должен делать». Задача по реализации объекта в аппаратуре передается на этап синтеза. При описании функций проектируемого объекта на уровне поведения вместо установления экземпляра компоненты в архитектуре, мы создаем
экземпляр процесса

Структура блока тестирования. Пример описания RS-триггера и блока тестирования на языке VHDL.



Общий вид Testbench для MUX4

entity TEST_MUX4 is

End;

library IEEE;

use IEEE.STD_LOGIC_1164.all;

architecture BENCH of TEST_MUX4 is

component MUX4

...

end component;

-- signals

begin

-- присваивание сигнала для создания воздействия

M: MUX4 port map (...); end BENCH;


57. Процессы. Список чувствительности. Выполнение операторов внутри процессов. Описание RS-триггера. Порядок выполнения операторов:Для описания функциональных свойств объекта процесс может содержать ряд операторов, в том числе, операторы присваивания, которые выполняются в заданной последовательности. Вместо компонентов в примере MUX_2 мы можем использовать один или два процесса.Процессы не должны существовать в изоляции. Процесс является конкурентным, выполняемым параллельно, предложением внутри тела архитектуры, почти как экземпляр компоненты. Мы знаем, что компоненты могут быть соединены вместе с помощью сигналов, то же касается и процесса. Итак, процессы выполняются конкурентно по отношению друг к другу, однако, внутри них предложения выполняются последовательно.Главные особенности блока процесса:Внутри архитектуры можно создавать несколько процессов. Однако, экземпляр компоненты не является последовательным предложением, поэтому компоненту нельзя выполнить внутри процесса.И нельзя включить один процесс в другой таким же образом, как включали экземпляры компонент один в другой. Поэтому не существует иерархии процессов. Чтобы построить иерархию проекта, нужно использовать компоненты.



Список чувствительности: В VHDL процесс содержит последовательные предложения. Процессы разрешены только внутри архитектуры. Предложения внутри процесса выполняются последовательно, а не конкурентно. Процессы могут быть записаны различными способами. Наиболее общий способ применения процессов для описания проектирования – это использование формата, включающего список
чувствительности.

 

44. Особенности современных цифровых систем на СБИС.сверхбольшая ИС (СБИС) – интегральная схема 6-7-й степеней интеграции, содержащая микропроцессорную систему или другой вид аппаратуры.

 

 

49. Характеристика и особенности языка VHDL. ОСОБЕННОСТИ VHDLПроекты на VHDL ориентированы на любой инструментарий;VHDL допускает создание проекта, не зависящего от технологии.VHDL не ограничивает пользователя в стиле описания:VHDL позволяет описывать схемы, используя методологию «сверху вниз», «снизу-вверх», либо из «середины наружу»! VHDL можно использовать для описания схем на вентильном уровне (the gate level), либо более абстрактным способом.

ОБЩАЯ ХАРАКТЕРИСТИКА VHDLПостроен на базе ключевых слов;НЕ РАЗЛИЧАЕТ в большинстве случаев прописные и строчные буквы; Выражения VHDL завершаются символом «точка с запятой» ;Не чувствителен к пробелам. Они используются для лучшения читаемости текста; Комментарии начинаются с двух стоящих рядом дефисов и занимают остаток строки; Модели VHDL могут быть:Behavioral (поведение) Structural (структура) Mixed (смешанный тип)

 

 

 








Не нашли, что искали? Воспользуйтесь поиском по сайту:



©2015 - 2024 stydopedia.ru Все материалы защищены законодательством РФ.