Основные характеристики памяти

1. Ёмкость- максимальное количество структур единиц памяти, которые могут храниться одновременно. Ёмкость измеряется в битах или байтах. Если разрядность ячейки кратна байту.

2. Организация- это количество ячеек, умноженное на разрядность одной ячейки.

Организация = кол-во ячеек * разрядность ёмкости.

3.Быстродействие- это скорость обращения к памяти. Определяющая временем от поступления запроса к памяти к её готовности к новым обращениям. Обычно характеристика временем доступна, временем чтения и времени записи. Концепция многоуровневой памяти, известно, что память ЭВМ предназначена для хранения программ и данных, причём эффективность работы ЭВМ во многом определяется характер её памяти.

Во все времена к памяти предъявлялись основные требования:

1. Высокое быстродействие.

2. Низкая (умеренная) стоимость.

3. Большой объём.

Всё перечисленные выше требования к памяти являются взаимно противоречивыми, поэтому пока невозможно реализовать один тип ЗУ. Отвечающим всем требованным требованиям, в современных ЭВМ организует комплекс разнотипных ЗУ, взаимодействующих между собой и обеспечивающих приемлемые характеристики памяти ЭВМ для каждого конкретного применения.

В основе большинства ЭВМ служит три режима ЗУ.

1. СОЗУ - сверх оперативное запоминающее устройство.

2. ОЗУ - оперативное запоминающее устройство.

3. ВЗУ -внутреннее запоминающее устройство.

ОЗУ могут непосредственно взаимодействовать с процессором. ВЗУ взаимодействует с ОЗУ, а затем уже с процессором.

СОЗУ - преобладает max быстродействие (равному процессору) не больших объёмов (- байт) и расположено, как правило, на кристалле процессора БИС. Для обращения к СОЗУ не требуется магистральные (машинные) циклы. В СОЗУ размешается наиболее часто используемые на данном участке программы данные, а иногда фрагмент программы. Быстродействия ОЗУ может быть ниже процессорного (более чем на порядок), а объём составляет - байтах. Связь между процессором и ОЗУ осуществляется по системному или специальному интерфейсу и требует для своего осуществления машинных циклов.

Информация- находится в ВЗУ, не может быть не посредственно использования расположены в ВЗУ, их необходимо предварительно переписать в ОЗУ. Процесс обмена информации, между ОЗУ и ВЗУ осуществляется следствием специального канал или (реже) непосредственно управлением процессором. Объём ВЗУ практически не ограничен. Быстродействие на 3-6 разов ниже процессорного. Между процессором и уравнениями памяти составленных на рисунке.

ВЗУ

Канал

ОЗУ

СОЗУ

Процессор

Взаимодействие ЗУ различных уровней в составе ЭВМ. Следует помнить, что положение в иерархии памяти ЭВМ определяется не элементной базой запоминающих ячеек. Известны случаи реализации ВЗУ БИС - (электронный диск и наоборот) организованной оперативной памяти, над электромеханической ЗУ магнитных барабанов.

Доступа процессора к данным, расположенным в этом ЗУ и организации памяти современных ЭВМ (МПС) особое внимание уделяется памяти и принципов обмена информации между ОЗУ и ПЗУ.

ИМС статической памяти

DIO0

DIO3

RAM

CS#

А0

А7

WR/RD#

A0-A7-адресные входы (установленный код выбирает одну ячейку накопителя).

WR/RD#- разрешение записи/чтение, определяющий режим работы ИМС.

CS#- выбор ИМС, микросхема находится в режиме хранения.

ромбикё - это третье состояние, состояние высокого эпиданса или z состояния. Данный символ обозначает, что линии в значении хранения, переводится в 3 состояние, то есть при помощи большого сопротивления, между буфером и контактом ИМС, создаётся виртуальный обрыв.

DIO0-DIO3- ввода-вывода данных, каждая линия подключается соответствующему запоминающему элементу, выбранной ячейки.

Количество ячеек ==256

Разрядность =4 (количество DIO)

Организация =256*4

Ёмкость=256*4=1024бит=1к

=1024бит=1к

=1024кбит=1м

=1024мбит=1г

=1024гбит=1т

=1024тбит=1п

=1024пбит=1э

=1024эбит=1з

=1024збит=1Й

Диаграммы работы статической памяти

A

t

Адрес

DIO

CS#

Запись

t

t

t

WE#

Data

A- Адрес подаётся, то есть (выбирается ячейка).

WE#- режим работы ИМС (WE#- запись-0) затем подаются данные для записи.

CS#-подача активного уровня 0.

A

t

Адрес

DIO

CS#

Запись

t

t

t

WE#

Data

t3

ИМС динамической памяти

С развитием вычислительной техники происходит увеличение объёма оперативной памяти, то есть увеличивается количество ячеек в накопителе, а следовательно необходимо увеличивать количество адресов. Для сокращения количества контактов на схеме, адрес можно подавать за два такта. Принцип работы динамической памяти на адресные линии подаётся адрес строки, и подтверждается установкой сигнала RAS# строб адреса строки. По этому сигналу адрес переписывается в регистр строб и подаётся на дешифратор, который преобразует его в унитарно позиционный код, и выбирает одну из строк накопителя. За тем на адресные входы подаётся вторая часть адреса, и подтверждается сигналом CAS#,строб адреса строка. По этому сигналу адрес переписывается в регистр столбцов, сигнал поступает на дешифратор, который выбирает один из столбцов накопителя. Выбрана, считается ячейка на пересечении строки и столбца. Запоминающим элементом этой ячейки подключают к выводам DIO ИМС.

Структурная схема динамической памяти

CAS#

Защелка адреса столбца

RAS#

Буфер выходных данных

Дешифратор строки

Дешифратор столбца

Матрица памяти

Защёлка адреса строки

Схема управления вводим-выводим

Буфер выходных данных

Временные диаграммы

Цикл чтения

RAS#

Время доступа

CAS#

TRAC

MA

TRCD

TCAC

С1

R1

R2

C2

WE#

TRC

D1

OE#

DATA

Запоминающие ячейки в динамической памяти организованы в виде двумерной матрицы, адрес строки и столбца, передаётся по мультиплексированной шине. МА и стробируется по способу импульсов RAS# и CAS# .

RAS#- строб выборки строки, по спаду сигнала, начинается любой цикл обращения, низкий уровень сохраняется на все время цикла, перед началом следующего цикла сигнал должен находится в неактивном состоянии, не менее чем время предварительного заряда RAS#.

CAS#- строб выборки адреса столбца, по спаду сигнала начинается цикл записи или чтения, минимальная длительность определяется спецификации быстро деятельности памяти. Минимальная длительность не активного состояния между циклами, должна быть не менее чем время дополнительного заряда CAS#.

MA-мультиплексированные линии адреса, во время спада сигнала RAS#, на этих линиях присутствует адрес строки. Во время спада CAS# адрес должен устанавливается до оклада соответствующего строба, и удерживаются после него ещё некоторое время.

WE#-разрешение записи, данные записываются в выбранную ячейку либо по спаду CAS#, при низком уровне WE# (ранняя запись). Либо по спаду WE# при низком уровне CAS# (поздняя запись).

OE#- разрешения открытия выходного буфера при операции чтения, высокий уровень сигнала переводит выходной буфер в 3 состояние.

Пакетный цикл Burst

Для увеличения скорости обмена с динамической памяти данные пре передачи объединяются в пакеты, при этом полностью уникальный адрес ячейки передаётся только при первой передаче, При последующих передачах, передают тока адрес столбца. При этом поочередно выбирается близлежащая ячейка. Пакетный цикл характеризуется количество передач и количество тактов, требуемые для каждой передачи, стандартный пакетный цикл состоит из 4 передач, при каждой передаче может передаваться 1 2 4 8 байт. Первая передача требует больше тактов, так как адрес ячейки передаётся полностью, количество тактов требуемые для передаче зависит от типа ИМС памяти, и частоты системной шины, например: 5-3-3-3 или 3-1-1-1.

ИМС оперативной памяти

1. FPM- режим быстрых страниц. Память организуется в виде страницы, обращение производится в пакетном режиме к близ лежащим страницам. Подачей серии сигналов CAS# после одного сигнала RAS#. Данные на выходе удерживаются, пока сигнал CAS# активен, стандартный пакет 5-3-3-3 при 66 МГц.

2. EDO- (расширенный вывод данных) на выходе ИМС устанавливается буфер благодаря чему, данные на выходе удерживаются после снятия сигнала CAS#. До поступления нового сигнала CAS# или снятия сигнала RAS#. Стандартный пакетный цикл 5-2-2-2 при 66 МГц.

3. BEDO- (пакетный расширенный вывод данных) в микро схему добавлен счётчик столбцов который увеличивает своё значение. Выбирая новый столбец, то есть новую ячейку. При каждом поступлении сигнала CAS#, что позволяет передавать адрес ячейки тока при первой передачи, стандартный цикл 5-1-1-1 при 66 МГц.

SPRAM- (синхронная динамическая память произвольного доступа) EMS FPM EDO BEDO являются асинхронными.

Асинхронным называется устройство, у которого сигнал считается действительным по приходу. Синхронным считаются микросхемы, у которых сигнал будет действительным по приходу синхроимпульса на вход Clock или CLK.

4. SDRAM Микросхема SDRAM представляет собой конверезированое устройство которое обеспечивает цикл 5-1-1-1 при частоте 100 МГц и выше. По составу сигнала интерфейс SDRAM, близок к обычному DRAM (RAS#, CAS#, MA, WE#, DATA, OE#). Все сигналы стробируется по положительному перепаду. Комбинация сигналов, управления в каждом такте, кодирует определенную команду. Для выполнения транзакции чтения или записи, сначала подаётся команда активации ACT вместе с адресом строки, которая будет активирована. Далее через несколько тактов TRCD подаётся команда чтения или записи, вместе с которой подаётся адрес столбца. Таким образ передаётся первый адрес транзакции, остальные адреса в пределе пакета микросхема вычисляет сама. Первые данные пакета чтения появляются на шине через определенное количество тактов после команды. Это число называется CAS Latencu (CL) и определяется временем доступа TCAC и тактовой частотой. Остальные данные пакета передаются в следующих тактах.

Частота буфера 100 МГц

Частота ядра 100 МГц

5. DDR SDRAM (Dual Data Rata) (удвоенная передача данных) -сигнал синхронизации передаётся в Дифференциальном виде по двум линиям CLK и CLK# что позволяет снизить влияние помех на точность определения момента синхронизации. Так же это позволяет передавать данные по фронту и спаду синхроимпульса. То есть данные внутри пакета передаются с удвоенной скоростью, существует стандарты DDR 200 DDR 266 DDR 333 DDR 400.

SD RAM

Буфер

Матрица ячеек

Частота буфера 200 МГц

Частота ядра 100 МГц

6. DDR2 SDRAM работает аналогично DDR, но частоты выше 400-800 МГц.

Буфер

Матрица ячеек

7. DDR3 SDRAMчастота 800-200 МГц.

Модуль-это плата с печатными разъемами и установленными на них ИМС, общая ёмкость модуля равна суме емкостей всех ИМС

Не нашли, что искали? Воспользуйтесь поиском по сайту: